我的設(shè)計(jì)無法綜合

　　設(shè)計(jì)錯(cuò)誤的出現(xiàn)可能導(dǎo)致無法實(shí)現(xiàn)有效綜合或布局布線。由于存在成千上萬的RTL和約束源文件，因此可能需要幾個(gè)星期才能完成首次綜合與布局布線。進(jìn)行FPGA原型設(shè)計(jì)時(shí)，應(yīng)讓ASIC 設(shè)計(jì)源文件處于“FPGA就緒”狀態(tài)。舉例來說，就是要進(jìn)行門時(shí)鐘轉(zhuǎn)換。

　　在 FPGA中原型設(shè)計(jì)的ASIC門控時(shí)鐘結(jié)構(gòu)并非FPGA實(shí)現(xiàn)中的必要環(huán)節(jié)，這會(huì)導(dǎo)致FPGA資源使用效率低下。解決該問題的有效辦法就是用FPGA綜合軟件轉(zhuǎn)換時(shí)鐘。例如，門控或生成時(shí)鐘轉(zhuǎn)換功能可將生成時(shí)鐘和門控時(shí)鐘邏輯從順序組件的時(shí)鐘引腳轉(zhuǎn)移到使能引腳，這樣您就能將順序組件直接綁定到源時(shí)鐘，消除偏移問題，并減少設(shè)計(jì)中所需的時(shí)鐘源數(shù)量，進(jìn)而節(jié)約資源。

　　在Synplify Premier 軟件中啟用門控時(shí)鐘選項(xiàng)：

　　– 選擇Project->Implementation Options

　　– 在GCC & Prototyping Tools 標(biāo)簽中點(diǎn)擊Clock Conversion checkbox

　　或在TCL中使用以下命令

　　set_option -fix_gated_and_generated_ clocks 1

　　在Synplify Pro/Premier 中執(zhí)行門控和生成時(shí)鐘轉(zhuǎn)換，而set_option -conv_mux_xor_gated_clocks 1則針對(duì)基于Synopsys HAPS 的設(shè)計(jì)在Synplify Premier 時(shí)鐘樹的多路選擇器或OR 門上執(zhí)行門控時(shí)鐘轉(zhuǎn)換。

　　“完整”的系列時(shí)鐘約束包括在所有正確位置定義時(shí)鐘并在生成的時(shí)鐘之間定義關(guān)系。有時(shí)候，時(shí)鐘會(huì)出于某種原因與真正的源斷開關(guān)聯(lián)，例如時(shí)鐘源和時(shí)鐘目標(biāo)端間產(chǎn)生了黑盒，這樣會(huì)造成順序組件的時(shí)鐘缺失或時(shí)鐘約束放置錯(cuò)誤，導(dǎo)致首次時(shí)鐘轉(zhuǎn)換因?yàn)槿鄙贂r(shí)鐘約束而失敗。在許多情況下，轉(zhuǎn)換失敗是由約束不完整造成的。舉例來說，門控邏輯中可能存在一個(gè)組合回路，應(yīng)在時(shí)鐘轉(zhuǎn)換之前利用異常處理約束將其打破。綜合編譯階段之后會(huì)提供一個(gè)門控時(shí)鐘報(bào)告，告訴您有哪些門控和生成時(shí)鐘已被轉(zhuǎn)換以及被轉(zhuǎn)換時(shí)鐘的名稱、類型、分組和相關(guān)約束。另一個(gè)時(shí)鐘列表則顯示的是未轉(zhuǎn)換的時(shí)鐘，并包含故障信息，用于說明原因。圖2 給出了報(bào)告實(shí)例。

　　舉例來說，如果設(shè)計(jì)中有黑盒子，您可以在RTL中指定具體的軟件命令，用于為自動(dòng)化門控時(shí)鐘轉(zhuǎn)換提供輔助。比方說，采用 syn_gatedclk_clock_en 指令在黑盒子中指定啟用引腳的名稱，用syn_gatedclk_clock_en_polarity 指令指出黑盒子上時(shí)鐘使能端口的極性。每個(gè)轉(zhuǎn)換實(shí)例和驅(qū)動(dòng)實(shí)例的時(shí)鐘引腳都被賦予一個(gè)可搜索的屬性，從而能在設(shè)計(jì)數(shù)據(jù)庫中識(shí)別，并提取到定制 TLC/Find 腳本生成報(bào)告中。

　　端口不匹配

　　設(shè)計(jì)包含公司內(nèi)外部提供的文件。在設(shè)計(jì)中進(jìn)行IP 實(shí)例化或預(yù)驗(yàn)證分級(jí)模塊時(shí)，經(jīng)常會(huì)出現(xiàn)“端口不匹配”錯(cuò)誤，而且難以檢測(cè)，特別是出現(xiàn)在混合語言設(shè)計(jì)中更是如此。舉例來說，如果頂層VHDL實(shí)體 “Top”實(shí)例化Verilog 模塊“sub”，那么頂層VHDL聲明sub 有4 位端口，而實(shí)際Verilog 模塊只有3 位端口。就Synplify Premier 軟件而言，會(huì)立即將其標(biāo)記為不匹配，并在單獨(dú)的日志報(bào)告中通過超級(jí)鏈接引用該錯(cuò)誤。

　　視圖work.sub.syn_black_box 和視圖work.sub.verilog 之間的接口不匹配

　　細(xì)節(jié)：

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　　源視圖work.sub.syn_black_box 中的以下位端口在目標(biāo)視圖work.sub.verilog 中不存在。

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　　Bit Port in1［4］

　　Bit Port in2［4］

　　Bit Port dout［4］

　　多級(jí)層次中，如何將不匹配問題追蹤到問題模塊的RTL定義呢？工具應(yīng)以某種方式給所有模塊實(shí)例打標(biāo)簽，比方說采用orig_inst_of 屬性。屬性的值包括模塊的原始RTL名稱，可方便地檢索至RTL。例如，假設(shè)sub_3s 導(dǎo)致端口不匹配錯(cuò)誤，那么我們就能用以下TCL命令找回RTL模塊的原始名稱“sub”：get_prop -prop orig_inst_of {v:sub_3s} 返回值為“sub”。

　　約束的清除

　　指定充足且正確的約束將影響到結(jié)果質(zhì)量和功能。約束聲明通常應(yīng)包括三個(gè)元素：主時(shí)鐘和時(shí)鐘組定義、異步時(shí)鐘聲明、錯(cuò)誤和多循環(huán)路徑聲明。

　　進(jìn)行綜合之前檢查約束是一個(gè)很好的方法。提供約束查看器的工具能發(fā)現(xiàn)語法錯(cuò)誤并分析時(shí)序約束和實(shí)例名稱是否適用，警示問題所在。比方說，它會(huì)報(bào)告通配符擴(kuò)展后約束如何應(yīng)用以及在定義時(shí)鐘約束后產(chǎn)生的時(shí)鐘關(guān)系。它會(huì)標(biāo)出那些由于參數(shù)或?qū)ο箢愋蜔o效或不存在而未被應(yīng)用的時(shí)序約束。

　　進(jìn)行綜合之前，在Synplify Pro/Premier 軟件中生成名為projectName_cck.rpt 的約束檢查器報(bào)告：

　　Synplify Pro/Premier GUI： Run -> Constraint check

　　或采用TCL命令：project -run constraint_check

　　注意，要避免潛在的MetA不穩(wěn)定性，應(yīng)運(yùn)行“異步時(shí)鐘報(bào)告”，提醒您注意那些在一個(gè)時(shí)鐘域啟動(dòng)而在另一個(gè)時(shí)鐘域中結(jié)束的路徑。

　　在Synplify Pro/Premier 軟件中生成時(shí)鐘同步報(bào)告projectName_async_clk.rpt.csv：

　　Synplify Pro/Premier GUI：Analysis->Timing Analyst并選擇Generate Asynchronous Clock Report 選項(xiàng)。

　　采用TCL命令： set_option -reporting_async_clock

　　正確的方法是確保您充分且全面地對(duì)設(shè)計(jì)進(jìn)行約束，而且不會(huì)過度約束（過度會(huì)導(dǎo)致運(yùn)行時(shí)間延長(zhǎng)，生成關(guān)鍵路徑錯(cuò)誤報(bào)告）。確保您已完全指定多周期和錯(cuò)誤路徑，并且已為得到的時(shí)鐘設(shè)置了約束（set_multicycle_path，set_false_path）。