IP核的開發(fā)過(guò)程中，面臨著許多關(guān)鍵技術(shù)，比如IP核的規(guī)格定義、基于接口的設(shè)計(jì)、IP核測(cè)試存取結(jié)構(gòu)標(biāo)準(zhǔn)、IP核的驗(yàn)證與打包等。對(duì)于IP核的驗(yàn)證，主要是建立參照模型和測(cè)試平臺(tái)，然后進(jìn)行回歸測(cè)試和形式驗(yàn)證。這里參照的模型主要用于對(duì)系統(tǒng)功能進(jìn)行驗(yàn)證以及和RTL模型的對(duì)照驗(yàn)證，該模型主要用Verilog HDL等語(yǔ)言來(lái)構(gòu)造。測(cè)試平臺(tái)的建立與子模塊設(shè)計(jì)并行，搭建驗(yàn)證環(huán)境和開發(fā)測(cè)試用例，并針對(duì)IP核的行為級(jí)模型對(duì)測(cè)試環(huán)境和測(cè)試用例進(jìn)行調(diào)試，從而同步準(zhǔn)備好用來(lái)仿真測(cè)試RTL級(jí)IP核的驗(yàn)證環(huán)境和測(cè)試用例。

仿真和驗(yàn)證是開發(fā)任何高質(zhì)量的基于 FPGA 的 RTL 編碼過(guò)程的基礎(chǔ)。在本系列文章中，我們將分享我們?cè)O(shè)計(jì)過(guò)程中的關(guān)鍵步驟，并將基于虹科以太網(wǎng)IP核產(chǎn)品組合進(jìn)行介紹。

整個(gè)過(guò)程的關(guān)鍵步驟如下：

面向?qū)嶓w/塊的仿真：通過(guò)在每個(gè)輸入信號(hào)上生成激勵(lì)并驗(yàn)證 RTL 代碼行為是否符合預(yù)期，對(duì)構(gòu)成每個(gè) IP 核的不同模塊進(jìn)行實(shí)體/塊的仿真。

面向全局的仿真：一旦不同的模塊被單獨(dú)驗(yàn)證，則意味著下一步將整個(gè)IP仿真為單個(gè) UUT(被測(cè)試單元)。

(On)硬件測(cè)試：盡管擴(kuò)展的仿真計(jì)劃提供了良好的可信度，但仍有許多corner的情況無(wú)法在虛擬環(huán)境中驗(yàn)證。對(duì)于這些情況，需要基于硬件的測(cè)試計(jì)劃，這也是獲得高質(zhì)量結(jié)果的最后一步。

在本篇文章中，我們將描述第一步：IP 仿真的實(shí)體或塊級(jí)別是如何完成的。

面向?qū)嶓w或塊的仿真

“面向?qū)嶓w或塊的仿真”這一步驟意味著驗(yàn)證在 IP 核內(nèi)具有特定操作的特定實(shí)體或模塊的正確操作。每個(gè) IP 核都由許多實(shí)體或塊組成，為了測(cè)試它們，每個(gè)實(shí)體會(huì)有不同的測(cè)試平臺(tái)，通過(guò)在輸入受到刺激時(shí)觀察設(shè)計(jì)的輸出來(lái)執(zhí)行設(shè)計(jì)。這將有助于檢查預(yù)期的行為。

舉個(gè)例子就可以很好地理解這個(gè)步驟。下面我們先介紹虹科以太網(wǎng)交換機(jī) IP 核的過(guò)濾數(shù)據(jù)庫(kù)。過(guò)濾數(shù)據(jù)庫(kù)存儲(chǔ) MAC 地址及其相關(guān)信息以做出幀轉(zhuǎn)發(fā)決策。它是一個(gè)基于哈希的存儲(chǔ)器，每個(gè)地址條目都有一些存儲(chǔ)過(guò)濾數(shù)據(jù)的 bin。該哈希算法還生成過(guò)濾數(shù)據(jù)庫(kù)內(nèi)存的索引。

過(guò)濾數(shù)據(jù)庫(kù)執(zhí)行有三個(gè)主要過(guò)程：學(xué)習(xí)、查找和老化

學(xué)習(xí)過(guò)程負(fù)責(zé)在滿足不同條件時(shí)保存幀。

查找過(guò)程是在過(guò)濾數(shù)據(jù)庫(kù)中搜索并獲得幀的轉(zhuǎn)發(fā)端口掩碼的過(guò)程。

老化過(guò)程根據(jù)給定的時(shí)間段刪除舊的 MAC 條目。

在這個(gè)仿真MAC表的具體案例中，請(qǐng)始終嘗試測(cè)試構(gòu)成過(guò)濾數(shù)據(jù)庫(kù)功能的所有機(jī)制。從這個(gè)意義上說(shuō)，就像學(xué)習(xí)不同的MAC，不同的查詢、老化是并行完成的，最后需要清除MAC表并驗(yàn)證所有條目都已刪除。此外，研究并始終能夠測(cè)試可能的corner案例也十分重要。

測(cè)試和驗(yàn)證復(fù)雜 FPGA 設(shè)計(jì)的第二個(gè)關(guān)鍵步驟將在下一篇文章中展開介紹。一旦形成 IP 核的所有實(shí)體都按預(yù)期工作，全局仿真就會(huì)發(fā)揮作用。

未完待續(xù)

IP核可以使開發(fā)人員減少工作量，并縮短產(chǎn)品上市時(shí)間。虹科目前已有豐富的IP核產(chǎn)品組合，包括TSN IP核、HSR/PRP IP核、以太網(wǎng)IP核、冗余IP核等，可以輕松集成到用戶的FPGA中。若想了解更多信息，歡迎通過(guò)sales@hkaco.com聯(lián)系虹科工業(yè)控制團(tuán)隊(duì)!

原文標(biāo)題：虹科干貨 | 如何測(cè)試與驗(yàn)證復(fù)雜的FPGA設(shè)計(jì)(1)——面向?qū)嶓w或塊的仿真

文章出處：【微信公眾號(hào)：廣州虹科電子科技有限公司】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

審核編輯：湯梓紅