System Verilog提供兩組通用的數(shù)據(jù)類(lèi)型：網(wǎng)絡(luò)和變量（nets 和 variables）。網(wǎng)絡(luò)和變量同時(shí)具有類(lèi)型和數(shù)據(jù)類(lèi)型特性。類(lèi)型表示信號(hào)為網(wǎng)絡(luò)或變量，數(shù)據(jù)類(lèi)型表示網(wǎng)絡(luò)或變量的值系統(tǒng)，即2態(tài)或4態(tài)。為簡(jiǎn)單起見(jiàn)，使用術(shù)語(yǔ)data type來(lái)表示信號(hào)的類(lèi)型和數(shù)據(jù)類(lèi)型。

軟件工具（如仿真器和綜合編譯器）使用數(shù)據(jù)類(lèi)型來(lái)確定如何存儲(chǔ)數(shù)據(jù)和處理數(shù)據(jù)上的更改。數(shù)據(jù)類(lèi)型影響操作，并在RTL建模中用于指示所需的硅行為。例如，數(shù)據(jù)類(lèi)型用于確定加法器應(yīng)基于整數(shù)還是基于浮點(diǎn)，以及應(yīng)執(zhí)行有符號(hào)算術(shù)還是無(wú)符號(hào)算術(shù)。

網(wǎng)絡(luò)類(lèi)型和變量類(lèi)型

變量用作編程的臨時(shí)存儲(chǔ)。此臨時(shí)存儲(chǔ)用于仿真。實(shí)際的硅通常不需要相同的臨時(shí)存儲(chǔ)，這取決于使用變量的編程環(huán)境。SystemVerilog有幾種變量類(lèi)型，將在第下節(jié)中討論。

網(wǎng)絡(luò)用于將設(shè)計(jì)塊連接在一起，網(wǎng)絡(luò)將數(shù)據(jù)值從源（稱(chēng)為驅(qū)動(dòng)程序）傳輸?shù)侥繕?biāo)或接收端驅(qū)動(dòng)程序。SystemVerilog提供了幾種網(wǎng)絡(luò)類(lèi)型，后面會(huì)對(duì)此進(jìn)行了更詳細(xì)的討論。

兩態(tài)和四態(tài)數(shù)據(jù)類(lèi)型（位和邏輯）

SystemVerilog變量可以是2態(tài)數(shù)據(jù)類(lèi)型或4態(tài)數(shù)據(jù)類(lèi)型。對(duì)于2態(tài)，變量的每一位可以具有0或1的值，對(duì)于4態(tài)，變量的每一位可以具有0、1、Z或X的值。SystemVerilog網(wǎng)絡(luò)只能是4態(tài)數(shù)據(jù)類(lèi)型。關(guān)鍵字位定義變量為2態(tài)數(shù)據(jù)類(lèi)型。關(guān)鍵字邏輯定義變量或網(wǎng)絡(luò)為4態(tài)數(shù)據(jù)類(lèi)型。

變量類(lèi)型

程序塊指定的左側(cè)需要變量。以下代碼示例中的信號(hào)總和和輸出必須是變量。

變量為仿真提供臨時(shí)存儲(chǔ)。

前面代碼段中的always_comb過(guò)程將執(zhí)行賦值語(yǔ)句sum=a+b；每次a或b改變值時(shí)。必須通過(guò)仿真器存儲(chǔ)sum的值，直到下一次a或b發(fā)生變化。類(lèi)似地，always_ff過(guò)程將在時(shí)鐘的每個(gè)正邊緣執(zhí)行if-else決策語(yǔ)句。out的值必須在時(shí)鐘周期之間通過(guò)仿真器進(jìn)行存儲(chǔ)。

仿真器所需的臨時(shí)存儲(chǔ)并不一定意味著實(shí)際硅需要存儲(chǔ)。前面代碼片段中的always_comb過(guò)程將在硅中作為組合邏輯實(shí)現(xiàn)。因此，總和的值將持續(xù)反映加法器的輸出，并且不需要任何類(lèi)型的硬件存儲(chǔ)。另一方面，always_ff程序?qū)⒆鳛橛|發(fā)器在硅中實(shí)現(xiàn)，觸發(fā)器是一種硬件存儲(chǔ)設(shè)備。

可綜合變量數(shù)據(jù)類(lèi)型

通過(guò)同時(shí)指定類(lèi)型和數(shù)據(jù)類(lèi)型來(lái)聲明變量。類(lèi)型可以顯式指定或隱式推斷，關(guān)鍵字var。

var關(guān)鍵字很少在實(shí)際SystemVeriIog代碼中使用。相反，var類(lèi)型是從其他關(guān)鍵字和上下文推斷出來(lái)的。

SystemVerilog有幾個(gè)內(nèi)置變量數(shù)據(jù)類(lèi)型的關(guān)鍵字。這些關(guān)鍵字推斷var邏輯（4態(tài)）或var位（2態(tài)）變量類(lèi)型。幾個(gè)變量數(shù)據(jù)類(lèi)型表示硅的行為，并且是可綜合的。表3-1列出了這些可綜合的數(shù)據(jù)類(lèi)型。

表3-1：可綜合變量數(shù)據(jù)類(lèi)型

使用4態(tài)變量允許仿真器在實(shí)際硬件中的值不明確時(shí)使用X值。

上下文相關(guān)的邏輯數(shù)據(jù)類(lèi)型。

在幾乎所有的上下文中，logic數(shù)據(jù)類(lèi)型推斷出一個(gè)與reg相同的4態(tài)變量。關(guān)鍵字logic實(shí)際上不是變量類(lèi)型，它是一種數(shù)據(jù)類(lèi)型，表示網(wǎng)絡(luò)或變量可以有4態(tài)值。但是，當(dāng)logic關(guān)鍵字單獨(dú)使用或與模塊輸出端口的聲明結(jié)合使用時(shí)，會(huì)推斷變量。當(dāng)logic與input or inout端口的聲明結(jié)合使用時(shí)，如果logic不推斷變量，則會(huì)推斷網(wǎng)絡(luò)類(lèi)型.

過(guò)時(shí)的reg數(shù)據(jù)類(lèi)型

reg數(shù)據(jù)類(lèi)型是原始Verilog語(yǔ)言遺留下來(lái)的過(guò)時(shí)數(shù)據(jù)類(lèi)型。應(yīng)使用logic類(lèi)型而不是reg。最初的Verilog語(yǔ)言使用reg數(shù)據(jù)類(lèi)型作為通用變量。

不幸的是，關(guān)鍵字reg的使用是一個(gè)誤稱(chēng)，它似乎是“register”的縮寫(xiě)，寄存器是用觸發(fā)器構(gòu)建的硬件設(shè)備。實(shí)際上，使用reg變量與推斷的硬件之間沒(méi)有相關(guān)性。使用變量的上下文決定所表示的硬件是組合邏輯還是時(shí)序觸發(fā)器邏輯。使用logic代替reg有助于防止這種錯(cuò)誤觀念，即硬件寄存器將被推斷

X值可能表示存在設(shè)計(jì)問(wèn)題

當(dāng)仿真過(guò)程中出現(xiàn)X值時(shí)，通常表明存在設(shè)計(jì)問(wèn)題。會(huì)導(dǎo)致X值的某些類(lèi)型的設(shè)計(jì)錯(cuò)誤包括：

• 未復(fù)位或以其他方式初始化的寄存器。
• 在低功耗模式下未正確保持狀態(tài)的電路。
• 未連接的模塊輸入端口（未連接的輸入端口在高阻抗下浮動(dòng)，當(dāng)高阻抗值傳播到其他邏輯時(shí)，通常會(huì)產(chǎn)生X值）。
• 多驅(qū)動(dòng)程序沖突（總線(xiàn)爭(zhēng)用）。具有未知結(jié)果的操作。
• 超出范圍的位選擇和數(shù)組索引。
• 建立或保持時(shí)間沖突。

在RTL模型中避免使用2態(tài)數(shù)據(jù)類(lèi)型。

bit、byte、shortint、int和longint數(shù)據(jù)類(lèi)型僅存儲(chǔ)2態(tài)值。這些類(lèi)型不能表示高阻抗（Z值），也不能使用X值表示未初始化或未知的仿真條件。當(dāng)使用2態(tài)數(shù)據(jù)類(lèi)型時(shí)，不會(huì)出現(xiàn)指示潛在設(shè)計(jì)錯(cuò)誤（如上面列表中的錯(cuò)誤）的X值。由于2態(tài)數(shù)據(jù)類(lèi)型只能有一個(gè)0或1值，因此在仿真過(guò)程中出現(xiàn)錯(cuò)誤的設(shè)計(jì)可能會(huì)正常運(yùn)行，這是不好的！使用2態(tài)變量的合適位置是驗(yàn)證試驗(yàn)臺(tái)中的隨機(jī)刺激。

不可綜合的變量類(lèi)型

SystemVerilog有幾種主要用于驗(yàn)證的變量類(lèi)型，RTL綜合編譯器通常不支持這些類(lèi)型。表3-2列出了這些額外的變量類(lèi)型。這些數(shù)據(jù)類(lèi)型沒(méi)有在本系列中任何要綜合的示例中使用。

表3-2：不可綜合的變量數(shù)據(jù)類(lèi)型

上述的類(lèi)型不代表在任何綜合器中都不可綜合，只代表了在大部分綜合器中不可綜合。

變量聲明規(guī)則

變量是通過(guò)同時(shí)指定類(lèi)型和數(shù)據(jù)類(lèi)型來(lái)聲明的，類(lèi)型是關(guān)鍵字var，可以顯式指定或隱式推斷。

一些示例變量聲明：

logicv1//推斷varlogic（1位4態(tài)變量）

bit v2；//推斷var bit（1位2態(tài)變量）

integer

v3//推斷var

integer

（32位4態(tài)變量）

intv4//推斷varint（32位2態(tài)變量）

唯一需要var關(guān)鍵字的地方是將input 或者 inout端口聲明為4態(tài)變量時(shí)。如果未顯式聲明為變量，則這些端口方向?qū)⒛J(rèn)為網(wǎng)絡(luò)類(lèi)型，輸入端口很少需要是變量。

標(biāo)量變量。標(biāo)量變量是一個(gè)1位變量。reg， logic 和 bit數(shù)據(jù)類(lèi)型默認(rèn)為1位標(biāo)量，

向量變量（packed arrays）。向量是連續(xù)位的數(shù)組。IEEE SystemVerilog標(biāo)準(zhǔn)將向量稱(chēng)為包陣列（packed arrays）。該reg， logic and bit數(shù)據(jù)類(lèi)型可以表示任意大小的向量：通過(guò)在方括號(hào)中指定位的范圍（[]），后跟向量名稱(chēng)來(lái)聲明向量的大小。范圍聲明為[最高有效位編號(hào)：最低有效位編號(hào)]。最高有效位（MSB）和最低有效位（LSB）可以是任意的數(shù)字，并且LSB可以小于或大于MSB。LSB為較小數(shù)字的向量范圍稱(chēng)為小端點(diǎn)。LSB為較大數(shù)值的向量范圍稱(chēng)為大端

logic[31:0]v9;//32位向量，小端邏輯

logic [1:32] v10;；//32位向量，大端邏輯

RTL建模中最常見(jiàn)的約定是小端邏輯，并使用0作為向量范圍的LSB。上述變量v9說(shuō)明了這一慣例。本系列中的所有例子都使用了小端邏輯約定。

byte、shortint、int、longint和integer數(shù)據(jù)類(lèi)型具有預(yù)定義的向量大小，如表3-1所述。預(yù)定義范圍為小端，LSB編號(hào)為位0。

有符號(hào)和無(wú)符號(hào)變量

在操作中，存儲(chǔ)在向量變量中的值可以被視為有符號(hào)或無(wú)符號(hào)。無(wú)符號(hào)變量?jī)H存儲(chǔ)正值。有符號(hào)變量可以存儲(chǔ)正值和負(fù)值。SystemVerilog使用2的補(bǔ)碼表示負(fù)值。有符號(hào)變量的最高有效位是符號(hào)位。設(shè)置符號(hào)位時(shí)，向量的剩余位以二補(bǔ)形式表示負(fù)值。

默認(rèn)情況下，reg、logic、bit和time數(shù)據(jù)類(lèi)型是無(wú)符號(hào)變量，byte、shortint、int、integer和longint數(shù)據(jù)類(lèi)型是有符號(hào)變量?？梢酝ㄟ^(guò)將變量顯式聲明為有符號(hào)或無(wú)符號(hào)來(lái)更改此默認(rèn)值。

常量位選擇和部分選擇

向量可以全部或部分引用。位選擇引用向量的單個(gè)位。位選擇使用向量名稱(chēng)，后跟方括號(hào)中的位號(hào)（[ ]）部分選擇指向量的多個(gè)連續(xù)位。部分選擇使用向量名稱(chēng)，后跟方括號(hào)中的一系列位號(hào)([ ])

部分選擇必須滿(mǎn)足兩個(gè)規(guī)則：位的范圍必須是連續(xù)的，并且部分選擇的endian必須與向量聲明的endian相同。位選擇或部分選擇的結(jié)果總是無(wú)符號(hào)的，即使完整變量是有符號(hào)的。

變量位選擇和部分選擇。前面代碼段中的位選擇使用了硬編碼位號(hào)。這稱(chēng)為固定位選擇。位選擇的索引號(hào)也可以是變量。比如說(shuō)。

零位選擇的起點(diǎn)也可以是可變的。零位選擇可以從變量起點(diǎn)遞增或遞減。選擇的總位數(shù)為固定范圍，可變部分選擇的形式為：

第二個(gè)問(wèn)題:標(biāo)記指示從起始點(diǎn)位號(hào)開(kāi)始遞增。標(biāo)記指示從起始點(diǎn)位號(hào)開(kāi)始遞減。

下面的示例使用可變部分選擇來(lái)迭代32位向量的字節(jié)。

可變位和部分選擇是可綜合的。但是，前面說(shuō)明變量位和部分選擇的代碼段不滿(mǎn)足某些綜合編譯器所需的其他RTL編碼限制。

帶有子字段的向量。通過(guò)使用兩組或多組方括號(hào)來(lái)定義向量范圍，可以使用子字段聲明向量。下面的代碼片段顯示了簡(jiǎn)單32位向量和帶有子字段的32位向量之間的區(qū)別：

圖3-1說(shuō)明了這兩種聲明的區(qū)別。

圖3-1：帶有子字段的向量

聲明：

第一個(gè)范圍[3 ：0]定義向量中有多少子字段。在本例中，有四個(gè)子字段，索引為 b [ 0 ]，b [ l ]，b [ 2 ]，和 b[3]。第二個(gè)范圍[7：0]定義了每個(gè)子字段的大小，在本例中為8位。圖3-1說(shuō)明了簡(jiǎn)單32位向量和細(xì)分為4字節(jié)的32位向量的布局。

細(xì)分向量的子字段可以使用單個(gè)索引而不是部分選擇來(lái)引用。下面的代碼片段演示了在向量b的字節(jié)之間循環(huán)，并且更簡(jiǎn)單，因?yàn)槊總€(gè)字節(jié)都是向量的一個(gè)子字段。

細(xì)分向量的位選擇需要多個(gè)索引-選擇向量b第三字節(jié)的位7編碼為：b[3][7]

選擇向量的子字段而不是使用簡(jiǎn)單向量的固定部分或可變部分，可以使代碼更易于編寫(xiě)和維護(hù)。

變量分配規(guī)則

變量可以通過(guò)多種方式賦值：

• 作為過(guò)程賦值語(yǔ)句的左側(cè)（在always、always_comb、always_latch、always_ff或初始過(guò)程塊中，或在任務(wù)或函數(shù)中）。
• 作為連續(xù)賦值語(yǔ)句的左側(cè)（使用assign語(yǔ)句）。
• 作為賦值運(yùn)算符的結(jié)果，例如++增量運(yùn)算符。
• 作為模塊、任務(wù)或功能的輸入。
• 作為模塊實(shí)例、任務(wù)實(shí)例、功能實(shí)例或原語(yǔ)實(shí)例的輸出端口的連接。

變量只能由單個(gè)源分配。例如，如果變量從assign 連續(xù)賦值語(yǔ)句中，則在程序塊或模塊輸入端口中也為變量賦值是非法的。但是，對(duì)同一變量的任何數(shù)量的程序賦值都被視為一個(gè)源。要使以下代碼正常工作，此規(guī)則非常重要：

在RTL建模中，單個(gè)源變量賦值的語(yǔ)義限制非常重要，該限制有助于確保抽象RTL仿真行為和綜合后實(shí)現(xiàn)行為相同

always_ff，always_comb and always_latch程序塊進(jìn)一步將對(duì)變量的程序賦值限制為僅在一個(gè)程序內(nèi)，這強(qiáng)制了綜合編譯器的要求。同一過(guò)程中變量的多個(gè)賦值被視為單個(gè)驅(qū)動(dòng)程序。

未初始化變量

在為變量指定值之前，變量未初始化。4態(tài)變量的未初始化值為X（所有位均設(shè)置為x）。2態(tài)變量的未初始化值為“0”（所有位均設(shè)置為0）。

在下面的示例中，直到clk的第一個(gè)正邊緣出現(xiàn)，變量q才被初始化。作為一種4態(tài)邏輯類(lèi)型，在第一個(gè)時(shí)鐘之前，q將有一個(gè)X值，此時(shí)q將被指定為0值或d值。如果clk的正邊緣沒(méi)有出現(xiàn)，該X值可能表示設(shè)計(jì)問(wèn)題，可能是由于時(shí)鐘選通或其他一些情況。

在線(xiàn)變量初始化

SystemVerilog允許在聲明變量時(shí)初始化變量，稱(chēng)為在線(xiàn)初始化。例如：

在仿真開(kāi)始時(shí)，變量的在線(xiàn)初始化只執(zhí)行一次.

一些FPGA設(shè)備可以編程，使寄存器在已知狀態(tài)下通電，而無(wú)需復(fù)位。在線(xiàn)變量初始化可用于仿真這些時(shí)序設(shè)備（如觸發(fā)器）的通電狀態(tài)。

當(dāng)針對(duì)不支持可編程通電狀態(tài)的設(shè)備時(shí)，綜合編譯器將：（a）不允許在線(xiàn)初始化，（b）忽略它-當(dāng)忽略在線(xiàn)初始化時(shí)，RTL仿真行為和綜合門(mén)級(jí)實(shí)現(xiàn)可能不匹配，

對(duì)于ASIC設(shè)計(jì)，應(yīng)使用復(fù)位功能來(lái)初始化變量。不要使用在線(xiàn)初始化。對(duì)于FPGA設(shè)計(jì)，只有在確定RTL模型始終針對(duì)支持加電寄存器狀態(tài)的設(shè)備時(shí)，才使用在線(xiàn)初始化。在RTL模型中使用在線(xiàn)初始化有效地將模型鎖定為僅用于該類(lèi)型FPGA設(shè)備。

支持在線(xiàn)變量初始化的綜合編譯器和目標(biāo)FPGA設(shè)備也允許使用初始過(guò)程對(duì)觸發(fā)器的通電值進(jìn)行建模。