国产chinesehdxxxx老太婆,办公室玩弄爆乳女秘hd,扒开腿狂躁女人爽出白浆 ,丁香婷婷激情俺也去俺来也,ww国产内射精品后入国产

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

易靈思 FPGA TJ375的PLL的動(dòng)態(tài)配置

XL FPGA技術(shù)交流 ? 2025-07-14 18:14 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

TJ375已經(jīng)支持PLL的動(dòng)態(tài)配置。打開PLL在Advance Settings中的Dynamic Reconfiguration中勾選Enable就可以了。最大可以支持85組配置參數(shù)。動(dòng)態(tài)配置框圖如下:

wKgZO2hwbJ-AR4QdAAEZyS4KCKk183.png

(1)在interface中打開動(dòng)態(tài)配置功能

使用PLL動(dòng)態(tài)配置功能需要打開PLL的reset和lock信號(hào)

wKgZO2hwbJ-AZIZCAACeOfx_K7A209.png

需要兩個(gè)時(shí)鐘,pll_cfg_clk_i 和 pll_cfg_clk, pll_cfg_clk_i是一個(gè)輸入時(shí)鐘,pll_cfg_clk是動(dòng)態(tài)配置的輸出時(shí)鐘,

通過另一個(gè)PLL產(chǎn)生一個(gè)pll_CFG_CLK_i

wKgZO2hwbJ-ANEUwAAB26iaksv0930.png

在生成動(dòng)態(tài)配置IP之前要先配置PLL的hex

step1:把PLL配置成50M

wKgZO2hwbJ-AY8woAAFJP4hLTiQ140.png

(2)添加配置參數(shù)。點(diǎn)擊 Reconfiguration Wizard就可以看到該組參數(shù)的配置,點(diǎn)擊verify確認(rèn)參數(shù)是否正常;再點(diǎn)擊Export生成相應(yīng)的參數(shù)到hex文件;

wKgZO2hwbJ-AcBTQAAEHAAR7dw0174.png

wKgZO2hwbJ-ADeL7AAAo5_AQj-A965.png

把PLL的輸出修改成100M輸出。

wKgZO2hwbJ-AAA_jAAFD4ETuESM063.png

再次點(diǎn)擊 Reconfiguration Wizard就可以看到該組參數(shù)的配置,點(diǎn)擊verify確認(rèn)參數(shù)是否正常;再點(diǎn)擊Export生成相應(yīng)的參數(shù)到hex文件;

wKgZO2hwbJ-AMgGbAAEzHHa_s0Y958.png

wKgZO2hwbKCAPUv4AAAuYwPqxjY369.png

從生成的hex文件可以看到數(shù)據(jù)有所增加,說明有兩個(gè)組配置參數(shù)。

(3)添加IP.在interface里面設(shè)置完成之后就可以添加IP了

wKgZO2hwbKCATTzyAABEB0gZjGU390.png

wKgZO2hwbKCAMDI4AACz_f4Oa-k621.png

RAM Hex file path就是之前生成的hex文件的路徑;

PLL instance name就是我們?cè)趇nterface中例化的PLL的名字;

Initial Reference clock Setting :PLL的參考時(shí)鐘的源,要對(duì)于interface中例化的PLL的參考源。再來看下PLL的配置就更清楚了。

wKgZO2hwbKCADm9pAABSb9J5WcQ452.png

IP 端口說明

port I/O clock Domain
user_pll_en O 連接PLL的復(fù)位信號(hào)
pll_cfg_clk O 動(dòng)態(tài)配置時(shí)鐘,要與interface內(nèi)部輸入的時(shí)鐘名一致,25 - 150MHz,應(yīng)該是pll_cfg_clk_i的二分頻生成時(shí)鐘
pll_cfg_clk_i I 50 - 300MHz
pll_cfg_rst_n_i 復(fù)位PLL動(dòng)態(tài)配置。只有pll_recfg_in_progress為低時(shí)才允許斷言。
pll_select_pcr I pll_cfg_clk_i 把PLL切回PCR設(shè)置。
pll_cfg_start I pll_cfg_clk_i 拉高該信號(hào)啟動(dòng)PLL動(dòng)態(tài)配置。實(shí)測(cè)一個(gè)時(shí)鐘周期即可。

PCR: Peripheral Configuration Register PLL在interface中設(shè)置的初始值 ??梢酝ㄟ^把pll_select_pcr拉高來恢復(fù)到初始值

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1645

    文章

    22036

    瀏覽量

    618110
  • 易靈思
    +關(guān)注

    關(guān)注

    5

    文章

    56

    瀏覽量

    5214
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    PLL技術(shù)在FPGA中的動(dòng)態(tài)調(diào)頻與展頻功能應(yīng)用

    隨著現(xiàn)代電子系統(tǒng)的不斷發(fā)展,時(shí)鐘管理成為影響系統(tǒng)性能、穩(wěn)定性和電磁兼容性(EMI)的關(guān)鍵因素之一。在FPGA設(shè)計(jì)中,PLL因其高精度、靈活性和可編程性而得到廣泛應(yīng)用,本文將深入探討PLL技術(shù)在
    的頭像 發(fā)表于 06-20 11:51 ?1000次閱讀
    <b class='flag-5'>PLL</b>技術(shù)在<b class='flag-5'>FPGA</b>中的<b class='flag-5'>動(dòng)態(tài)</b>調(diào)頻與展頻功能應(yīng)用

    PLL用法

    FPGA在生成PLL的方式與別的廠家稍有區(qū)別,這與其的core和interface架構(gòu)是相對(duì)應(yīng)的。對(duì)于
    的頭像 發(fā)表于 06-07 16:18 ?407次閱讀
    <b class='flag-5'>PLL</b>用法

    邀您相約2025上海國際汽車工業(yè)展覽會(huì)

    第二十一屆上海國際汽車工業(yè)展覽會(huì)將于2025年4月23日至5月2日在國家會(huì)展中心上海舉行。作為專注于FPGA芯片領(lǐng)域的創(chuàng)新型企業(yè),將攜基于16nm鈦金系列
    的頭像 發(fā)表于 04-16 09:18 ?432次閱讀
    <b class='flag-5'>易</b><b class='flag-5'>靈</b><b class='flag-5'>思</b>邀您相約2025上海國際汽車工業(yè)展覽會(huì)

    2025 FPGA技術(shù)研討會(huì)北京站圓滿結(jié)束

    2025FPGA技術(shù)研討會(huì)北京站于4月10日在北京麗亭華苑酒店圓滿結(jié)束!本次研討會(huì)吸引了來自全國各地的行業(yè)專家、工程師及企業(yè)代表踴躍參與,現(xiàn)場(chǎng)座無虛席,氣氛熱烈。
    的頭像 發(fā)表于 04-16 09:14 ?644次閱讀

    基于國產(chǎn)FPGA Ti60F225 實(shí)現(xiàn)6目同步1080P實(shí)時(shí)成像系統(tǒng)

    基于FPGA實(shí)現(xiàn)單目的采集,并沒有什么難的。 但基于FPGA,實(shí)現(xiàn)多目的同步采集→存儲(chǔ)→顯示,就不是那么好做了。
    的頭像 發(fā)表于 03-04 12:00 ?1360次閱讀
    基于<b class='flag-5'>易</b><b class='flag-5'>靈</b><b class='flag-5'>思</b>國產(chǎn)<b class='flag-5'>FPGA</b> Ti60F225 實(shí)現(xiàn)6目同步1080P實(shí)時(shí)成像系統(tǒng)

    國產(chǎn)EDA億?接入DeepSeek

    國產(chǎn)EDA軟件億(eLinx)軟件接入DeepSeek,為EDA行業(yè)注入變革性力量,開啟FPGA應(yīng)用開發(fā)的嶄新篇章。通過集成DeepSeek插件,eLinx軟件構(gòu)建起連接FPGA
    的頭像 發(fā)表于 02-21 17:26 ?1003次閱讀
    國產(chǎn)EDA億<b class='flag-5'>靈</b><b class='flag-5'>思</b>?接入DeepSeek

    低溫失效的原因,有沒有別的方法或者一些見解?

    低溫失效的原因,有沒有別的方法或者一些見解。就是芯片工作溫度在100°--40°區(qū)間,然后呢我們到了0°以下就不工作了,然后在低溫的情況下監(jiān)測(cè)了電流和電壓都正常,頻率也都正常,頻率不是FPGA的頻率是晶振的頻率,焊接的話七
    發(fā)表于 12-30 16:28

    FPGA PS配置模式--v7

    文件。注意修改Bitstream生成模式時(shí),不需要進(jìn)行工程的全編譯,只需運(yùn)行最后一步數(shù)據(jù)流生成即可。 PS配置啟動(dòng)過程 這里以X1模式為例,PS的配置過程如下: (1)在啟動(dòng)配置之前要先把
    的頭像 發(fā)表于 12-24 14:37 ?1518次閱讀
    <b class='flag-5'>易</b><b class='flag-5'>靈</b><b class='flag-5'>思</b><b class='flag-5'>FPGA</b> PS<b class='flag-5'>配置</b>模式--v7

    config37中根據(jù)DACCLK配置jesd clock,請(qǐng)問下jesd clock大小是跟之前配的serdes pll配置的line rate成40倍關(guān)系的嗎?

    的serdes pll配置的line rate成40倍關(guān)系的嗎? 關(guān)于速率,我fpga上每條line上發(fā)送的速率為5Gbps,dac輸入的dacclk_p為500M時(shí)鐘,pll
    發(fā)表于 12-13 08:02

    FPGA產(chǎn)品的主要特點(diǎn)

    近年來,全球半導(dǎo)體供應(yīng)鏈屢受挑戰(zhàn),芯片短缺問題一度對(duì)行業(yè)產(chǎn)生深遠(yuǎn)影響。通過優(yōu)化供應(yīng)鏈管理、強(qiáng)化產(chǎn)能規(guī)劃,確??蛻舻?b class='flag-5'>FPGA需求得到及時(shí)滿足。面向工業(yè)控制、機(jī)器視覺、醫(yī)療影像、消費(fèi)
    的頭像 發(fā)表于 12-04 14:20 ?1502次閱讀
    <b class='flag-5'>易</b><b class='flag-5'>靈</b><b class='flag-5'>思</b><b class='flag-5'>FPGA</b>產(chǎn)品的主要特點(diǎn)

    配置和優(yōu)化DAC348x的片內(nèi)PLL

    電子發(fā)燒友網(wǎng)站提供《配置和優(yōu)化DAC348x的片內(nèi)PLL.pdf》資料免費(fèi)下載
    發(fā)表于 10-18 10:36 ?0次下載
    <b class='flag-5'>配置</b>和優(yōu)化DAC348x的片內(nèi)<b class='flag-5'>PLL</b>

    音頻設(shè)備的PLL和時(shí)鐘配置應(yīng)用說明

    電子發(fā)燒友網(wǎng)站提供《音頻設(shè)備的PLL和時(shí)鐘配置應(yīng)用說明.pdf》資料免費(fèi)下載
    發(fā)表于 09-14 10:38 ?0次下載
    音頻設(shè)備的<b class='flag-5'>PLL</b>和時(shí)鐘<b class='flag-5'>配置</b>應(yīng)用說明

    紫光同創(chuàng)——PLL IP 的使用(Logos2)

    系列器件的 PLL 支持 APB 動(dòng)態(tài)重配功能,實(shí)現(xiàn) HDMI 像素時(shí)鐘頻率的調(diào)整可通過 APB 接口動(dòng)態(tài)配置 PLL 輸出時(shí)鐘頻率(時(shí)鐘
    發(fā)表于 08-15 17:41

    MOSFET器件參數(shù):TJ、TA、TC到底講啥

    在本文中,我將分享關(guān)于MOSFET中幾個(gè)關(guān)鍵溫度參數(shù)的計(jì)算方法:TJ(結(jié)溫)、TA(環(huán)境溫度)和TC(外殼溫度)。 1. MOSFET溫度參數(shù)的重要性 在電力電子應(yīng)用中,溫度是影響MOSFET性能
    的頭像 發(fā)表于 08-15 17:00 ?5640次閱讀
    MOSFET器件參數(shù):<b class='flag-5'>TJ</b>、TA、TC到底講啥

    Trion FPGA PS配置模式--update(6)

    文件。注意修改Bitstream生成模式時(shí),不需要進(jìn)行工程的全編譯,只需運(yùn)行最后一步數(shù)據(jù)流生成即可。 PS配置啟動(dòng)過程 這里以X1模式為例,PS的配置過程如下: (1)在啟動(dòng)配置之前要先把
    的頭像 發(fā)表于 07-23 08:48 ?1019次閱讀
    <b class='flag-5'>易</b><b class='flag-5'>靈</b><b class='flag-5'>思</b>Trion <b class='flag-5'>FPGA</b> PS<b class='flag-5'>配置</b>模式--update(6)