clock gating基礎(chǔ)知識(shí)介紹：基本邏輯門(mén)控/ICG

芯片中大部分的動(dòng)態(tài)功耗消耗在時(shí)鐘網(wǎng)絡(luò)中。這是由于時(shí)鐘樹(shù)上的單元（cells）有較高的翻轉(zhuǎn)率、驅(qū)動(dòng)能力較大且數(shù)量較多所導(dǎo)致的。

2023-12-01 標(biāo)簽：寄存器鎖存器觸發(fā)器 1.6萬(wàn) 0

一文詳解門(mén)控時(shí)鐘

當(dāng)寄存器組的輸出端沒(méi)有驅(qū)動(dòng)或沒(méi)有變化時(shí)，可以關(guān)掉寄存器組的時(shí)鐘來(lái)減少動(dòng)態(tài)功耗，此謂門(mén)控時(shí)鐘 (Clock Gating, CG) 技術(shù)。

2023-03-29 標(biāo)簽：寄存器Verilog功耗 1.1萬(wàn) 1

多輸入門(mén)、多輸出門(mén)和三態(tài)門(mén)詳解

門(mén)級(jí)建模，是使用基本的邏輯單元，例如與門(mén)，與非門(mén)等，進(jìn)行更低級(jí)抽象層次上的設(shè)計(jì)。與行為級(jí)建模相比，門(mén)級(jí)建模更注重硬件的實(shí)現(xiàn)方法，即通過(guò)連接一些基本門(mén)電路...

2023-03-30 標(biāo)簽：Verilog三態(tài)門(mén)門(mén)控時(shí)鐘 7679 0

門(mén)控時(shí)鐘檢查（clock gating check）的理解和設(shè)計(jì)應(yīng)用

通過(guò)門(mén)控方式不同，一個(gè)門(mén)控時(shí)鐘通?？梢苑譃橄旅婊?lèi)，

2023-06-19 標(biāo)簽：分頻器STA門(mén)控時(shí)鐘 5377 0

低功耗之門(mén)控時(shí)鐘設(shè)計(jì)

clock gating和power gating是降低芯片功耗的常用手段，相比power gating設(shè)計(jì)，clock gating的設(shè)計(jì)和實(shí)現(xiàn)更為簡(jiǎn)...

2023-06-29 標(biāo)簽：寄存器鎖存器RTL 4939 0

XOR自門(mén)控與時(shí)鐘門(mén)控的不同之處

時(shí)鐘XOR自門(mén)控（Self Gating）基本思路和時(shí)鐘門(mén)控類(lèi)似，都是當(dāng)寄存器中的數(shù)據(jù)保持不變時(shí)，通過(guò)關(guān)閉某些寄存器的時(shí)鐘信號(hào)來(lái)降低設(shè)計(jì)的動(dòng)態(tài)功耗。不過(guò)...

2024-01-02 標(biāo)簽：寄存器時(shí)鐘門(mén)控時(shí)鐘 2511 0

在RTL編碼中考慮延時(shí)、面積、功耗與布線的問(wèn)題

看下面一段代碼，第四個(gè)else if 分支中的數(shù)據(jù)信號(hào)DATA_is_late_arriving延時(shí)比較高，要怎么處理，將電路的性能提高？

2023-06-05 標(biāo)簽：RAM比較器加法器 1906 0

門(mén)控時(shí)鐘低功耗在Placement階段有什么技巧？

門(mén)控時(shí)鐘技術(shù)可以用來(lái)降低電路的動(dòng)態(tài)功耗，且在一定程度上能減小電路的面積。

2023-06-29 標(biāo)簽：寄存器OCV門(mén)控時(shí)鐘 1872 0

帶skew的時(shí)序計(jì)算基礎(chǔ)分析

組合邏輯的延遲Tc，從FF1/CK到FF1/Q的延遲為T(mén)q，定義Treal = Tq + Tc，從建立時(shí)間和保持時(shí)間這兩個(gè)標(biāo)準(zhǔn)去考察Treal。

2023-12-01 標(biāo)簽：RTL觸發(fā)器時(shí)序分析 1811 0

跨時(shí)鐘域控制信號(hào)傳輸設(shè)計(jì)方案

1、跨時(shí)鐘域與亞穩(wěn)態(tài) 跨時(shí)鐘域通俗地講，就是模塊之間有數(shù)據(jù)交互，但是模塊用的不是同一個(gè)時(shí)鐘進(jìn)行驅(qū)動(dòng)，如下圖所示： 左邊的模塊1由clk1驅(qū)動(dòng)，屬于clk...

2020-10-16 標(biāo)簽：波形圖觸發(fā)器數(shù)據(jù)信號(hào) 1287 0