看看兩個(gè)使用Verilog HDL設(shè)計(jì)的簡(jiǎn)單電路

與非門的Verilog 描述如下圖所示，源程序文件的后綴為.v。

2023-09-17 標(biāo)簽：D觸發(fā)器時(shí)序邏輯電路Module 2238 0

異步復(fù)位寄存器的0時(shí)刻是如何進(jìn)行賦值的呢？

Verilog規(guī)范告訴我們：negedge 事件指的是如表43所示的跳變，發(fā)生negedge事件時(shí)才會(huì)執(zhí)行操作。那么0時(shí)刻，是如何執(zhí)行操作的呢？

2023-09-07 標(biāo)簽：寄存器D觸發(fā)器CLK 1318 0

D觸發(fā)器的類型詳解 同步復(fù)位和異步復(fù)位D觸發(fā)器講解

觸發(fā)器（Flip-Flop）是數(shù)字電路中的一種時(shí)序邏輯元件，用于存儲(chǔ)二進(jìn)制位的狀態(tài)。它是數(shù)字電路設(shè)計(jì)中的基本構(gòu)建塊之一，常用于存儲(chǔ)數(shù)據(jù)、實(shí)現(xiàn)狀態(tài)機(jī)、控制...

2023-08-31 標(biāo)簽：D觸發(fā)器數(shù)字電路觸發(fā)器 1.9萬(wàn) 0

數(shù)字前中后端都不得不熟練的clock switch設(shè)計(jì)

插入下降沿觸發(fā)的D觸發(fā)器，當(dāng)前已打開的時(shí)鐘路徑上的時(shí)鐘會(huì)在其下降沿之后先關(guān)閉，然后待打開時(shí)鐘路徑上的時(shí)鐘在其下降沿之后即打開。如下所示：從下圖第二個(gè)箭頭...

2023-08-29 標(biāo)簽：D觸發(fā)器MuxCLK 1468 0

RTL設(shè)計(jì)規(guī)范有哪些？一個(gè)RTL用例設(shè)計(jì)介紹

D觸發(fā)器結(jié)構(gòu)如下圖所示，先有時(shí)鐘上升沿，然后才有D的值賦給Q，沒有上升沿Q值保持不變，時(shí)序邏輯在時(shí)鐘上升沿/下降沿后才變化

2023-08-18 標(biāo)簽：計(jì)數(shù)器RTLD觸發(fā)器 2524 0

D觸發(fā)器與亞穩(wěn)態(tài)的那些事

本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識(shí)體系架構(gòu)，為了方便后續(xù)自己查閱與求職準(zhǔn)備。對(duì)于FPGA和ASIC設(shè)計(jì)中，D觸發(fā)器是最常用的器件，也可以說(shuō)是時(shí)序邏輯的核心...

2023-07-25 標(biāo)簽：fpgaasic時(shí)鐘 1866 0

什么是時(shí)序分析？教你掌握FPGA時(shí)序約束

時(shí)序分析本質(zhì)上就是一種時(shí)序檢查，目的是檢查設(shè)計(jì)中所有的D觸發(fā)器是否能夠正常工作，也就是檢查D觸發(fā)器的同步端口（數(shù)據(jù)輸入端口）的變化是否滿足建立時(shí)間要求（...

2023-07-14 標(biāo)簽：RAMD觸發(fā)器時(shí)序分析 4737 0

使用Verilog HDL描述寄存器的硬件

剛接觸數(shù)字集成電路設(shè)計(jì)，特別是Verilog HDL語(yǔ)言的同學(xué)，往往不理解什么時(shí)候變量需要設(shè)置為wire型，什么時(shí)候需要設(shè)置成reg型。

2023-07-13 標(biāo)簽：寄存器鎖存器D觸發(fā)器 1715 0

寄存器門電路原理分析

當(dāng)前行業(yè)內(nèi)CMOS寄存器電路設(shè)計(jì)往往采用主從鎖存器設(shè)計(jì)的結(jié)構(gòu)，這與傳統(tǒng)“數(shù)字電路設(shè)計(jì)”課程上學(xué)到的D觸發(fā)器電路結(jié)構(gòu)基本一致，而鎖存器部分，則采用了傳輸門...

2023-07-13 標(biāo)簽：寄存器SoC設(shè)計(jì)鎖存器 4184 0

寄存器是什么 掌握使用寄存器做設(shè)計(jì)需要注意的事項(xiàng)

既然RTL是以寄存器行為為基礎(chǔ)，那么就必須先了解寄存器是什么，并且掌握使用寄存器做設(shè)計(jì)需要注意的事項(xiàng)。

2023-07-13 標(biāo)簽：寄存器RTLD觸發(fā)器 2090 0

D觸發(fā)器版圖電路瞬態(tài)特性仿真

邏輯綜合完成之后，通過(guò)引入器件制造公司提供的工藝信息，前面完成的設(shè)計(jì)將進(jìn)入布圖規(guī)劃、布局、布線階段，工程人員需要根據(jù)延遲、功耗、面積等方面的約束信息，合...

2023-07-12 標(biāo)簽：電容器電感器仿真器 1543 0

D觸發(fā)器如何保證不出現(xiàn)“空翻”現(xiàn)象？

數(shù)字系統(tǒng)往往是由多個(gè)觸發(fā)器所組成，這時(shí)常常需要各個(gè)觸發(fā)器按照一定的節(jié)拍同步動(dòng)作，因此必須給電路加上一個(gè)統(tǒng)一的控制信號(hào)。

2023-07-05 標(biāo)簽：CMOS鎖存器D觸發(fā)器 5047 0

在Vivado中使用邏輯分析儀ILA的過(guò)程

FPGA綜合出來(lái)的電路都在芯片內(nèi)部，基本上是沒法用示波器或者邏輯分析儀器去測(cè)量信號(hào)的，所以xilinx等廠家就發(fā)明了內(nèi)置的邏輯分析儀。

2023-06-29 標(biāo)簽：示波器D觸發(fā)器邏輯分析儀 6656 0

什么是D觸發(fā)器，D觸發(fā)器如何工作的？

鎖存器和觸發(fā)器有時(shí)組合在一起，因?yàn)樗鼈兌伎梢栽谄漭敵錾洗鎯?chǔ)一位（1或0）。與鎖存器相比，觸發(fā)器是需要時(shí)鐘信號(hào)（Clk）的同步電路。D 觸發(fā)器僅在時(shí)鐘從

2023-06-29 標(biāo)簽：鎖存器D觸發(fā)器觸發(fā)器 4.8萬(wàn) 0

CPLD與FPGA之間的區(qū)別在哪呢？

CPLD和FPGA都是由邏輯陣列模塊構(gòu)成的，但是CPLD的LAB基于乘積和宏單元，而FPGA的LAB使用基于LUT的邏輯單元。

2023-06-28 標(biāo)簽：FPGA設(shè)計(jì)D觸發(fā)器LUT 1743 0

為什么CDC是問(wèn)題？常用的CDC設(shè)計(jì)思路

建立時(shí)間（tsu) 是在時(shí)鐘翻轉(zhuǎn)（對(duì)于正沿觸發(fā)寄存器為0→1的翻轉(zhuǎn)）之前數(shù)據(jù)輸入（D）必須有效的時(shí)間。

2023-06-27 標(biāo)簽：寄存器D觸發(fā)器CDC 3070 0

異步復(fù)位同步釋放問(wèn)題解析

使用 2 個(gè)帶異步復(fù)位的寄存器，D端輸入邏輯 1（VCC）。

2023-06-26 標(biāo)簽：寄存器D觸發(fā)器Vcc 1911 0

任意偶數(shù)的分頻器設(shè)計(jì)

所謂“分頻”，就是把輸入信號(hào)的頻率變成成倍數(shù)地低于輸入頻率的輸出信號(hào)。

2023-06-05 標(biāo)簽：驅(qū)動(dòng)器分頻器計(jì)數(shù)器 2007 0

時(shí)序邏輯電路設(shè)計(jì)之D觸發(fā)器

本文旨在總結(jié)近期復(fù)習(xí)的數(shù)字電路D觸發(fā)器（邊沿觸發(fā)）的內(nèi)容。

2023-05-22 標(biāo)簽：時(shí)鐘D觸發(fā)器數(shù)字電路 2.1萬(wàn) 0