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標(biāo)簽 > fpga設(shè)計
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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本系列整理數(shù)字系統(tǒng)設(shè)計的相關(guān)知識體系架構(gòu),為了方便后續(xù)自己查閱與求職準(zhǔn)備。在FPGA和ASIC設(shè)計中,對于復(fù)位這個問題可以算是老生常談了,但是也是最容易...
2023-05-12 標(biāo)簽:fpgaFPGA設(shè)計觸發(fā)器 5631 0
求一種基于FPGA時間數(shù)字轉(zhuǎn)換(TDC)設(shè)計方案
時間數(shù)字轉(zhuǎn)換(Time-to-Digital Converter,TDC)是一種用來測量時間的電路,它將連續(xù)的時間信號轉(zhuǎn)換為數(shù)字信號,從而實現(xiàn)時間測量的數(shù)字化。
2023-09-22 標(biāo)簽:fpgaFPGA設(shè)計寄存器 5546 0
FPGA設(shè)計:always組合邏輯塊的講解和譯碼器的實現(xiàn)
always 語句是重復(fù)執(zhí)行的。always 語句塊從 0 時刻開始執(zhí)行其中的行為語句;當(dāng)執(zhí)行完最后一條語句后,便再次執(zhí)行語句塊中的第一條語句,如此循環(huán)...
2023-05-12 標(biāo)簽:fpgaFPGA設(shè)計仿真 5483 0
Xilinx 7系列FPGA高性能接口與2.5V/3.3V外設(shè)IO接口設(shè)計
Xilinx 7系列FPGA IO Bank分為HP Bank和HR Bank,HP IO接口電壓范圍為1.2V~1.8V,可以實現(xiàn)高性能,HR IO接...
2023-05-15 標(biāo)簽:轉(zhuǎn)換器電阻器FPGA設(shè)計 5473 0
現(xiàn)今的FPGA設(shè)計規(guī)模越來越龐大,功能越來越復(fù)雜,因此FPGA設(shè)計的每個部分都從頭開始著手是不切實際的。
2023-06-12 標(biāo)簽:fpga集成電路FPGA設(shè)計 5328 0
采用FPGA進(jìn)行的數(shù)字電路設(shè)計具有更大的靈活性和通用性,已成為目前數(shù)字電路設(shè)計的主流方法之一。
2019-07-24 標(biāo)簽:FPGA設(shè)計數(shù)字電路 5219 0
濾波器是一種用來減少,消除干擾的電器部件,有對特定頻率的頻點或該頻點以外的頻率信號進(jìn)行有效濾除,從而實現(xiàn)消除干擾、獲取特定頻率信號的功能。
2023-06-15 標(biāo)簽:FPGA設(shè)計數(shù)字濾波器模擬濾波器 5172 0
由傳輸門和兩個反相器組成一個循環(huán)電路(鎖存器),再由前后兩級鎖存器按主從結(jié)構(gòu)連接而成。
2023-06-02 標(biāo)簽:FPGA設(shè)計反相器鎖存器 5153 0
Vivado使用進(jìn)階:讀懂用好Timing Report
《XDC 約束技巧》系列中討論了XDC 約束的設(shè)置方法、約束思路和一些容易混淆的地方。我們提到過約束是為了設(shè)計服務(wù),寫入 Vivado中 的 XDC 實...
2023-05-04 標(biāo)簽:fpgaFPGA設(shè)計時序分析 5104 0
即一個Licence只能用于一臺電腦使用。全功能版與教育版的主要區(qū)別在于支持的器件型號不同,教育版僅支持較小規(guī)模的器件,全功能版支持高云的所有PFGA器件。
2022-10-09 標(biāo)簽:fpgaUSB接口FPGA設(shè)計 5082 0
FIFO(First In First Out )先入先出存儲器,在FPG設(shè)計中常用于跨時鐘域的處理,F(xiàn)IFO可簡單分為同步FIFO和異步FIFO。
2023-04-25 標(biāo)簽:FPGA設(shè)計存儲器FIFO存儲 4970 0
ASIC 和 FPGA 具有不同的價值主張,選擇其中之一之前,一定要對其進(jìn)行仔細(xì)評估。2種技術(shù)的比較信息非常豐富。這里介紹了ASIC和FPGA的優(yōu)勢與劣勢。
2017-11-25 標(biāo)簽:fpgaFPGA設(shè)計asic 4771 0
同步時序設(shè)計靜態(tài)時序分析等fpga設(shè)計技巧剖析
從大學(xué)時代第一次接觸FPGA至今已有10多年的時間,至今記得當(dāng)初第一次在EDA實驗平臺上完成數(shù)字秒表、搶答器
2017-11-06 標(biāo)簽:FPGA設(shè)計靜態(tài)時序分析同步時序設(shè)計 4735 0
fpga設(shè)計與應(yīng)用:智能小車設(shè)計方案
整個系統(tǒng)由發(fā)送端(智能小車部分)和接收端(控制臺:控制和顯示部分)組成
2017-05-17 標(biāo)簽:fpgaFPGA設(shè)計智能小車 4669 0
FPGA設(shè)計衍生時鐘約束和時鐘分組約束設(shè)置
FPGA設(shè)計中,時序約束對于電路性能和可靠性非常重要。
2023-06-26 標(biāo)簽:FPGA設(shè)計時序約束Vivado 4617 0
CPLD是復(fù)雜可編程邏輯器件(Complex Programable Logic Device)的簡稱,F(xiàn)PGA是現(xiàn)場可編程門陣列(Field Prog...
2023-06-28 標(biāo)簽:FPGA設(shè)計嵌入式系統(tǒng)SERDES收發(fā)器 4572 0
IBERT(Integrated Bit ErrorRatio Tester,集成誤比特率測試工具),是Xilinx提供用于調(diào)試FPGA高速串行接口比特...
2023-06-21 標(biāo)簽:收發(fā)器FPGA設(shè)計寄存器 4567 0
跨時鐘域處理是FPGA設(shè)計中經(jīng)常遇到的問題,而如何處理好跨時鐘域間的數(shù)據(jù),可以說是每個FPGA初學(xué)者的必修課。如果是還是在校的學(xué)生,跨時鐘域處理也是面試...
2020-11-21 標(biāo)簽:FPGA設(shè)計寄存器 4532 0
鎖存器( latch)是電平觸發(fā)的存儲單元,數(shù)據(jù)存儲的狀態(tài)取決于輸入時鐘(或者使能)信號的電平值,僅當(dāng)鎖存器處于使能狀態(tài)時,輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。
2023-06-02 標(biāo)簽:FPGA設(shè)計EDA工具鎖存器 4515 0
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