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標簽 > vivado
Vivado設(shè)計套件,是FPGA廠商賽靈思公司2012年發(fā)布的集成設(shè)計環(huán)境。包括高度集成的設(shè)計環(huán)境和新一代從系統(tǒng)到IC級的工具,這些均建立在共享的可擴展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。
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基于FPGA的UDP RGMII千兆以太網(wǎng)通信方案
本文介紹一個FPGA開源項目:UDP RGMII千兆以太網(wǎng)通信。該項目在我之前的工作中主要是用于FPGA和電腦端之間進行圖像數(shù)據(jù)傳輸。本文簡要介紹一下該...
2023-09-04 標簽:fpga千兆以太網(wǎng)UDP 2319 1
在模塊化設(shè)計過程中編寫testbench并仿真的方法介紹
?在開始設(shè)計前,根據(jù)設(shè)計劃分好各功能模塊(為了敘述方便,這里以對“FPGA數(shù)字信號處理(十三)鎖相環(huán)位同步技術(shù)的實現(xiàn)”中設(shè)計的系統(tǒng)仿真為例)。
2023-09-04 標簽:鎖相環(huán)FPGA設(shè)計仿真器 2624 0
ASIC的clock gating在FPGA里面實現(xiàn)是什么結(jié)果呢?
首先,ASIC芯片的clock gating絕對不能采用下面結(jié)構(gòu),原因是會產(chǎn)生時鐘毛刺
2023-08-25 標簽:轉(zhuǎn)換器FPGA設(shè)計寄存器 1268 0
把子模塊包含網(wǎng)表的RTL代碼添加到BD中的方法分享
Vivado以IP為核心的設(shè)計理念的一個重要支撐就是IP Integrator(簡稱IPI,IP集成器)。用戶可以很便捷地把VivadoIP Catal...
RTC(real time clock)實時時鐘,在電腦、手機等電子產(chǎn)品中都有,應(yīng)用較多。它的主要作用就是,在產(chǎn)品斷電之后,時間還可以繼續(xù)走數(shù)。這樣我們...
MicroBlaze MCS和MicroBlaze的區(qū)別在哪?
在Block Design中查找IP時輸入Microblaze,就會發(fā)現(xiàn)下面幾種IP,我們常規(guī)使用的就是第一個IP,是一個可以自定義外設(shè)的軟核,但是第三...
分治法是經(jīng)典優(yōu)化算法之一。分治分治,即分而治之。分治,就是把一個復(fù)雜的問題分成兩個或更多的相同或相似的子問題,再把子問題分成更小的子問題……直到最后子問...
2023-08-16 標簽:fpga分治法FPGA開發(fā) 1136 0
前言:本文章為FPGA問答系列,我們會定期整理FPGA交流群(包括其他FPGA博主的群)里面 有價值 的問題,并匯總成文章,如果問題多的話就每周整理一期...
編寫 HDL 通常是 FPGA 開發(fā)中耗時最少的部分,最具挑戰(zhàn)性和最耗時的部分可能是驗證。根據(jù)最終應(yīng)用程序,驗證可能非常簡單,也可能非常復(fù)雜,簡單的話只...
本系統(tǒng)中,Basys3的MicroBlaze模塊調(diào)用基于AXI協(xié)議的UART IP核,通過AXI總線實現(xiàn)MicroBlaze-UART之間的通信,完成串口打印。
2023-08-02 標簽:FPGA設(shè)計連接器RTL 1996 0
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