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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載4:2.1 Spartan
Spartan-6每個(gè)CLB模塊里包含兩個(gè)SLICE。CLB通過(guò)交換矩陣和外部通用邏輯陣列相連,如圖2-1和圖2-2所示。底部的SLICE標(biāo)號(hào)為SLIC...
“軟”定義規(guī)范環(huán)境(SDNet)擴(kuò)展至數(shù)據(jù)層實(shí)現(xiàn)高速SDN
一個(gè)月前Xilinx 新興技術(shù)研究會(huì)上,斯坦福大學(xué)計(jì)算機(jī)科學(xué)系教授Nick McKeown教授說(shuō)“未來(lái)的SDN芯片看起來(lái)將類似FPGA或某種可以在FPG...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載10:Spartan
Spartan-6的時(shí)鐘布線網(wǎng)絡(luò)包括由BUFGMUX驅(qū)動(dòng)的全局時(shí)鐘網(wǎng)絡(luò)和由I/O時(shí)鐘緩沖器(BUFIO2)、PLL時(shí)鐘緩沖器(BUFPLL)驅(qū)動(dòng)的I/O...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載37:Spartan
這里介紹如何用PlanAhead進(jìn)行RTL代碼開發(fā)與分析。需要說(shuō)明一點(diǎn),本章所用的所有實(shí)例都可以在PlanAhead的安裝目錄E:\Xilinx\11....
“深化大數(shù)據(jù)、人工智能等研發(fā)應(yīng)用,培育新一代信息技術(shù)、高端裝備、生物醫(yī)藥、新能源汽車、新材料等新興產(chǎn)業(yè)集群,壯大數(shù)字經(jīng)濟(jì)?!?,“打造工業(yè)互聯(lián)網(wǎng)平臺(tái),拓展...
如果要在Xilinx的FPGA上使用萬(wàn)兆以太網(wǎng)通信,大致有三種方法構(gòu)建協(xié)議棧。第一種使用GTX等Serdes作為底層的PHY,上層通過(guò)HDL實(shí)現(xiàn)構(gòu)建MA...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載32:Spartan
雙擊【Xilinx Core Generator】,打開現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程。
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載29:Spartan
ChipScope Pro 提供了多種不同功能的調(diào)試內(nèi)核,通常分成三類:邏輯調(diào)試內(nèi)核、誤比特率測(cè)試核和集成總線分析核。用戶根據(jù)系統(tǒng)的調(diào)試要求,應(yīng)用不同的...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載13:Spartan
Spartan-6中的BRAM存儲(chǔ)18Kbit數(shù)據(jù),能配置成兩個(gè)獨(dú)立的9Kbit BRAM或者一個(gè)18Kbit BRAM。每個(gè)RAM可以通過(guò)兩個(gè)端口尋址...
自動(dòng)刪除SDK/Vitis下驅(qū)動(dòng)程序的舊版本的Linux腳本
Xilinx的開發(fā)工具SDK/Vitis都可以自動(dòng)根據(jù)Vivado設(shè)計(jì),創(chuàng)建軟件工程,自動(dòng)配置各個(gè)外部設(shè)備的驅(qū)動(dòng)程序。為了兼容舊版本工程,SDK/Vit...
2022-08-02 標(biāo)簽:LinuxXilinx驅(qū)動(dòng)程序 843 0
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載28:Spartan
FPGA和PCB設(shè)計(jì)人員保留一定數(shù)量FPGA引腳作為測(cè)試引腳,F(xiàn)PGA設(shè)計(jì)者在編寫FPGA代碼時(shí),將需要觀察的FPGA內(nèi)部信號(hào)定義為模塊的輸出,在綜合實(shí)...
一種采用像素積分單元陣列結(jié)構(gòu)的FPGA實(shí)現(xiàn)與性能分析
Adaboost 算法是Freund 和Schapire 于1995 年提出的,全稱為Adaptive Boosting。它是 Boosting 算法的...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載44:Spartan
FloorPlanning 工具是PlanAhead 的一個(gè)組成部分,用它可以對(duì)FPGA 設(shè)計(jì)進(jìn)行分析,首先找到設(shè)計(jì)中的時(shí)序問(wèn)題或者擁塞的問(wèn)題,然后再通...
Versal System Monitor(Sysmon):過(guò)熱告警行為
在 CIPS GUI 中已對(duì) Versal System Monitor 過(guò)熱 (OT) 告警進(jìn)行了說(shuō)明
如何在IP的kernel module里設(shè)置并使用IP interrupt
有時(shí)我們需要為官方 IP 或者自己創(chuàng)建的 IP 生成 kernel module,然后在 linux kernel space 里使用 kernel m...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載50:Spartan
1. PICOBLAZE 嵌入式系統(tǒng),包括1 個(gè)8 位的方波輸出口,一個(gè)驅(qū)動(dòng)兩位7 段LED 的輸出口,一個(gè)時(shí)鐘輸入和一個(gè)中斷輸入。
在開發(fā)一個(gè)加速程序的之前,有一個(gè)很重要的步驟:正確設(shè)計(jì)程序架構(gòu)。開發(fā)人員需要明確軟件應(yīng)用程序中哪一部分是需要硬件加速的,并且它多少的并行量,以保證硬件加...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載42:Spartan
可以將綜合后網(wǎng)表文件導(dǎo)入PlanAhead,然后在PlanAhead 中完成關(guān)鍵時(shí)鐘,以及相關(guān)聯(lián)的I/O 端口的分配。
如何知道一個(gè)板卡上所能運(yùn)行的最大時(shí)鐘頻率
比如我的芯片是KCU115,但是搜索出來(lái)的沒(méi)有這個(gè)芯片的資料,我應(yīng)該怎么獲取它的手冊(cè)呢?
從已布線設(shè)計(jì)中提取模塊用于評(píng)估時(shí)序收斂就緒狀態(tài)
本文旨在提供一種方法,以幫助設(shè)計(jì)師判斷給定模塊是否能夠在空裸片上達(dá)成時(shí)序收斂。 如果目標(biāo)模塊無(wú)法在空裸片上達(dá)成非關(guān)聯(lián) (OOC) 時(shí)序收斂,則恐難以與...
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